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HARDROC

HARDROC est un circuit conçu pour la lecture d'un détecteur RPC (Resistive Plate Chamber) ou Micromégas prévu pour le Calorimètre semi-digital DHCAL (Digital Hadronic CALorimeter) du futur collisionneur linéaire international (Collisionneur ILC pour International Linear Collider). La granularité très fine de ce calorimètre (cellules de détection de 1 cm2) permet de faire de l’imagerie calorimétrique et implique un très grand nombre de voies électroniques (environ 400000 par m3).

De plus, pour assurer la compacité du détecteur, les circuits électroniques de lecture doivent être intégrés à l'intérieur du détecteur, au plus près des cellules de détection, rendant cruciale la réduction de la consommation à 10 μW par voie. Cette très faible consommation est obtenue grâce à la structure périodique du faisceau de particules de l'ILC : collisions pendant 1 ms toutes les 200 ms, ce qui laisse 199 ms de temps mort pendant lequel l'électronique peut-être inactive. Ainsi, l'électronique de lecture est conçue pour être active et ne consommer que pendant 1 ms.

Le circuit de lecture HARDROC est un circuit mixte : il détecte les signaux "petits" (inférieur à 200 fC), "moyens" (entre 200 fC et 1 pC) ou grands (> à 1 pC). Cette information est codée sur 3 bits qui sont sauvegardés dans une mémoire intégrée dans le circuit. Une mesure analogique de charge (ou énergie) est également intégrée dans le circuit.

Les 64 canaux de HARDROC2 sont constitués de:

  • Un préamplificateur à faible impédance d'entrée,  rapide avec un gain variable de 8 bits par canal.
  • Un filtre de mise en forme variable (50 ns-150 ns) et d’un échantillonneur bloqueur pour fournir une sortie de charge analogique multiplexée jusqu'à 15 pC.
  • 3 filtres de mise en forme rapide (20 ns) à gain variable suivis de 3 discriminateurs pour permetre la détection de signaux allant  de 10 fC jusqu'à 15 pC. Les seuils sont chargés par 3 DAC (Digital-to-Analog Converter)  internes 10 bits et les 3 sorties des discriminateurs sont envoyées  un encodeur  3 entrées vers 2 sorties.
  • Une mémoire numérique de profondeur 127 pour stocker la sorties encodée sur 2 bits des 3 discriminateurs de chaque voie ainsi que la collision ("Bunch Crossing") correspondante, codée sur 24 bits.
  • Un système dit de "Power pulsing" afin de limiter la consommation de chaque voie à 10 μW.

Plus d'informations (en anglais)